JST課題達成型基礎研究の一環として、大阪大学 大学院工学研究科 森 伸也 准教授とミリニコフ・ゲナディ 特任研究員らは、半導体デバイスの特性を原子レベルから計算できる新しいデバイスシミュレーターを開発しました。

現在の半導体集積回路の技術的・経済的な限界を打破するため、世界中で新しい構造、新しい材料のデバイスが数多く提案されています。その中から、実用に適した構造や材料を効率的に見つけ出すには、性能を予測するシミュレーターが必要です。ナノメートル（ナノは10億分の1）のサイズでは、量子論的な効果が性能に大きく影響するため、その効果を取り入れたシミュレーション技術の開発が盛んに行われています。しかし、現在提案されているいずれの方法も複雑な計算に多くの時間がかかるため、回路設計に応用することは困難でした。

今回研究グループは、ある特定のエネルギーの電子についてのみ計算し、さらに原子配置が乱れる部分は乱れの大きさを表すパラメーター1個のみをばらつき計算に使用することで高速化する新しい計算モデルを開発しました。その結果、従来1年以上かかるような原子論に基づく半導体集積回路の性能予測が、通常のパソコン1台の能力で数日あれば計算可能になりました。必要な計算量は従来の1,000分の1以下に削減されています。

この成果は、将来のナノワイヤー（電気を通すナノレベルの細線）やナノピラー（柱上のナノ構造）などの新しい構造のナノデバイスから構成される集積回路の設計に応用できると期待されるほか、さまざまなシミュレーション結果はさらに微細化して行く次世代の半導体集積回路の新たな設計指針の構築に貢献するものと期待されます。

今回の研究成果は、アメリカのワシントンで12月9日～11日（現地時間）に開催される「国際電子デバイス会議（IEEE International Electron Devices Meeting; IEDM）」で発表されます。

半導体デバイス技術の発展は目覚ましく、ナノメートルレベルでの微細加工によりデバイスを高性能化・高密度化してきました。しかし、微細化が進むにつれリーク電流や開発コストなどの問題が顕著化し、さらに、デバイスサイズの縮小のみによる高性能化が困難になってきました。この限界を打破するため、従来の平面型シリコンMOS型トランジスター に替わる、新しい構造・新しい材料のデバイスが数多く提案されています。多くの選択肢の中から、次世代デバイスとして実用に最も適した構造や材料を効率的に見つけ出すには、その性能を高速で予測できるシミュレーターが必要です。

これまでのシミュレーションでは、電子を古典的な粒子と考え、半導体デバイスをシリコン原子の集合体としてではなく、それらを平均化した連続体 として扱っていました。しかし、極めて微細な世界では、量子閉じ込め効果 やトンネル効果 などの量子力学的な効果のため電子を古典的な粒子として考えることが、もはやできません。さらに、デバイスがナノメートルのサイズになると原子の構造がデバイスの特性に大きな影響を及ぼし、連続体モデルでは説明ができなくなります。シリコン原子のわずかな配置の乱れや、1個の不純物の位置の違いにより、作製されたデバイスごとに特性が大きくばらつくことが問題となっています。このため、大きなサイズの性能予測シミュレーションでは、ナノメートルサイズの性能予測をすることは極めて困難です。

このような背景のもと、量子論的な効果を取り入れたデバイスシミュレーション技術の開発が盛んに行われています。しかし、いずれの方法も複雑な計算に多くの時間がかかるため、半導体集積回路の設計に応用することは現在のところ困難です。また、回路設計に不可欠なデバイス特性のばらつきを解析するには、原子配置や不純物原子の位置が異なる多数のサンプルに関するシミュレーションを行う必要があり、さらに計算時間が必要となります。そのため、原子論に基づくシミュレーションでのばらつき解析は現実的には不可能と考えられてきました。

本研究では、電気的特性の高速な計算手法の1つであるR行列非平衡グリーン関数法 において、デバイスの電気的特性には関与しないエネルギーの電子についての計算を省略し、さらに個々のデバイスにおいて原子配置が乱れる部分は乱れの大きさを表すパラメーター1個のみをばらつき計算に使用することで高速化する、新しい計算モデルを開発しました。その結果、原子論的な効果を取り入れたナノデバイスの性能予測計算を、通常のパソコンで実行できるまでの高速化に成功しました（ 図1 ）。この高速化実現の鍵となる、従来必要だった計算の簡略化に関しては、最終的な計算結果であるデバイスの電気的特性に影響を及ぼさないことが、数学的に保証されています。

本研究で開発したシミュレーターを用いると、直径4nm、ゲート長10nm、全長30nmのシリコンナノワイヤートランジスター1,000個の伝達特性を、通常のパソコン1台を用いて、数日でシミュレーション可能です（ 図2 ）。この計算には従来1年以上の計算時間が必要となるため、現実的ではないと考えられてきました。さらに、パソコンを複数台用いる並列計算で、より短時間でばらつき解析が可能であり、また、スーパーコンピューターを利用すれば、さらに多くのサンプルのシミュレーションも可能です。

この高速化により、ばらつきを抑制できるデバイス構造・材料の探索や、原子論に基づく電気的特性シミュレーターの集積回路設計への応用が進むものと期待されます。

今後は、より現実的なナノ構造のデバイスについてのシミュレーションと実験データとの比較を行い、具体的な特性やシミュレーションの正しさを明らかにしていきます。また、トランジスター単体の性能予測だけでなく、複数のトランジスターから構成される電子回路としての性能を予測する回路シミュレーターや、電流によるトランジスター、配線の発熱を予測するシミュレーターなどとデータを連携することで、原子レベルから電子回路レベルまでの統合的シミュレーターの開発を行います。

これらの結果は、さらに微細化して行く次世代の半導体集積デバイスの新たな設計指針の構築に貢献するものと期待されます。

「原子論に基づくナノデバイスのシミュレーション」（招待講演）
森 伸也 ^1,2 、ミリニコフ ゲナディ ^1,2 、三成 英樹 ^1,2 、鎌倉 良成 ^1,2 、図師 知文 ³ 、渡邉 孝信 ³ 、植松 真司 ^2,4 、伊藤 公平 ^2,4 、宇野 重康 ^2,5 、土屋 英昭 ^2,6
（1 大阪大学、2 JST-CREST、3 早稲田大学、4 慶應義塾大学、5 立命館大学、6 神戸大学）

図1　原子論的デバイスシミュレーションは連続体モデルに比べ非常に多くの計算時間が必要です。回路設計に重要なばらつきの計算にはさらに多くの計算時間が必要です。新たに開発した統計的等価モデルにより、大幅な高速化が可能となりました。

図2　直径4nm、ゲート長10nmのシリコンナノワイヤートランジスター（構造は(a)に示した）の1,000個の伝達特性のシミュレーション結果
わずかな原子配置の乱れの効果を原子論に基づいて計算すると、(b)上に示したように、1,000個のデバイスのそれぞれで異なったオン電流・オフ電流特性となることが分かりました。またI-V特性（(b)下）を見ると、1,000個のデバイスの特性を平均した結果（黒）では、乱れを考慮しない場合の結果（青）に比べ、平均オン電流が60%も異なっており、乱れの効果を原子論に基づいて計算することが極めて重要であることが示唆されました。灰色の細かな線は、それぞれ1本が1個のデバイスを表しています。